طراحی و شبیه سازی مدار بازیافت پالس ساعت و اطلاعات نیم نرخ 5/2 گیگابیت در ثانیه

با توجه به توسعه روز افزون صنایع نیمه هادی کارایی آی سی ها پیشرفت چشمگیری داشته است. یکی از زمینه هایی که نیمه هادی ها در آن کاربرد ویژه دارند صنایع مخابرات و انتقال داده ها می باشد. در حالیکه در سال های قبل از وسایل مسی به سختی می تونستیم سرعت انتقال اطلاعات را افزایش دهیم. اما امروزه با اختراع فیبر نوری سرعت انتقال اطلاعات به میزان چشم گیری افزایش یافته و در نتیجه نیاز به مدارهای گیرنده و فرستنده با سرعت های بالا در مخابرات کاملا احساس می شود. مدارهای بازیافت پالس سرعت یکیی از اجزای اصلی گیرنده های نوری هستندآن ها پالس ساعت را از اطلاعات تخریب شده د=دریافتی استخراج می کنند و سپس با استفاده از پالس ساعت بدست آمده اطلاعات را بازسازی کرده و آن را به صورت تمیز بیرون می دهند. وظیفه اصلی مدار بازیافت پالس ساعت استخراج پالس ساعت با جیتر کم است. البته در ضمن توان مصرفی و سطح مصرفی مدار نیز باید کاهش یابد. با پیشرفت تکنولوژی فرکانس پالس ساعت و نرخ اطلاعات در مدارهای امروزی روز به روز افزایش می یابد و این امر طراحی مدارهای بازیافت پالس ساعت را مشکل تر می کند. در این پروژه به طراحی و شبیه سازی یک مدار بازیافت پالس ساعت و اطلاعات ----- 5/2 پرداخته ایم. برای کاهش فرکانس کار بلوک های مدار از تکنیک نیم نرخ استفاد ه شده است که فرکانس کار اسیلاتور و مدار آشکارساز فاز را به نصف کاهش می دهد. با کاهش فرکانس کار بلوک های مدار، طراحی آن ها بسیار آسانتر شده و همچنین جیتر خروجی آسیلاتور کاهش و عملکرد آن بسیار بهبود می یابد. برای طراحی اسیلاتور از سلول تاخیر درون یاب استفاده شده و روشی ساده برای طراحی این سلول ارایه شده است. همچنین روشی ریاضی برای تخمین جیتر در خروجی اسیلاتوری که از سلول تاخیر درون یاب استفاده می کند ارایه شده است. برای طراحی قسمت های دیجیتال مدار آشکارساز فاز از منطق مد جریان که یکی از سریعترین منطق ها در مدارهای مجتمع دیجیتال است استفاده شده که عملکرد مدار آشکارساز فاز را از نظر تاخیر بهینه می کند. همچنین روشی برای طراحی بهینه گیت های دیجیتال مدار آشکارساز فاز ارایه شده است.